Без темы
<<  Архивное хранение документов Организация архивного хранения документов и их эффективного использования - одна из основных задач делопроизводства Архитектура и проектирование распределенных  >>
Упрощенная структура конвейера P6
Упрощенная структура конвейера P6
Архитектура P6
Архитектура P6
Блок неупорядоченного исполнения P6
Блок неупорядоченного исполнения P6
Структура ядра архитектуры NetBurst
Структура ядра архитектуры NetBurst
Кэш трасс
Кэш трасс
Стадии конвейера P7
Стадии конвейера P7
Конвейер NetBurst
Конвейер NetBurst
Исполнительные устройства
Исполнительные устройства
NetBurst Replay
NetBurst Replay
NetBurst Replay
NetBurst Replay
NetBurst Replay
NetBurst Replay
Архитектура P6
Архитектура P6
Intel Wide Dynamic Execution
Intel Wide Dynamic Execution
Архитектура P6
Архитектура P6
Архитектура P6
Архитектура P6
Разрешение конфликтов (между операциями чтения и записи) по адресам
Разрешение конфликтов (между операциями чтения и записи) по адресам
Архитектура P6
Архитектура P6
Архитектура P6
Архитектура P6
Архитектура P6
Архитектура P6
Архитектура P6
Архитектура P6
Картинки из презентации «Архитектура P6» к уроку информатики на тему «Без темы»

Автор: Шарик. Чтобы познакомиться с картинкой полного размера, нажмите на её эскиз. Чтобы можно было использовать все картинки для урока информатики, скачайте бесплатно презентацию «Архитектура P6.ppt» со всеми картинками в zip-архиве размером 1095 КБ.

Архитектура P6

содержание презентации «Архитектура P6.ppt»
Сл Текст Сл Текст
1Архитектура P6. 29Execute Flags Branch check Drive. Выборка
2Архитектура P6. Начало разработки: из кэша трасс в очередь предвыборки до 6
1990 год Цель: Достигнуть uOPs за 2 такта, подстановка MROM
производительности большей, чем процессоры векторов.
архитектуры P5 и процессоры конкурентов. 30Стадии конвейера P7. TC next IP 1 TC
Процессоры Pentium Pro (1995) до 200 МГц next IP 2 TC Fetch 1 TC Fetch 2 Drive
Pentium II (1997) до 450 МГц Pentium III Allocator Rename 1 Rename 2 Queue Schedule
(1999) до 1.3 ГГц Pentium M (2003) до 2.26 1 Schedule 2 Schedule 3 Dispatch 1
ГГц. Dispatch 2 Register file 1 Register file 2
3Архитектура P6. Начало разработки: Execute Flags Branch check Drive.
1990 год Цель: Достигнуть Продвижение…
производительности большей, чем процессоры 31Стадии конвейера P7. TC next IP 1 TC
архитектуры P5 и процессоры конкурентов. next IP 2 TC Fetch 1 TC Fetch 2 Drive
Процессоры Pentium Pro (1995) до 200 МГц Allocator Rename 1 Rename 2 Queue Schedule
Pentium II (1997) до 450 МГц Pentium III 1 Schedule 2 Schedule 3 Dispatch 1
(1999) до 1.3 ГГц Pentium M (2003) до 2.26 Dispatch 2 Register file 1 Register file 2
ГГц. Execute Flags Branch check Drive. Выборка
4Архитектура P6. Отличительные 3 uOPs из очереди. Выделение ресурсов
особенности ядра 12-стадийный процессора (места в очередях, буфере
суперконвейер Внешний интерфейс CISC, переупорядочивания, регистровом файле).
внутреннее ядро RISC Двойная независимая 32Стадии конвейера P7. TC next IP 1 TC
шина Динамическое исполнение команд next IP 2 TC Fetch 1 TC Fetch 2 Drive
Предсказание ветвлений Переименование Allocator Rename 1 Rename 2 Queue Schedule
регистров Спекулятивное исполнение 1 Schedule 2 Schedule 3 Dispatch 1
Исполнение вне порядка Суперскалярное Dispatch 2 Register file 1 Register file 2
исполнение Возможно исполнение до 3-х Execute Flags Branch check Drive.
команд за такт. Отображение логических регистров на
5Упрощенная структура конвейера P6. физические.
Входной блок упорядоченной обработки 33Стадии конвейера P7. TC next IP 1 TC
команд (In-order front end) Исполнительное next IP 2 TC Fetch 1 TC Fetch 2 Drive
ядро с изменением порядка исполнения Allocator Rename 1 Rename 2 Queue Schedule
(Out-of-order execution core) Блок 1 Schedule 2 Schedule 3 Dispatch 1
упорядоченного завершения команд (In-order Dispatch 2 Register file 1 Register file 2
retirement). Execute Flags Branch check Drive.
6 Размещение uOP-ов в 2-х очередях uopQ: для
7Структура ядра P6. Стадии конвейера: операций с памятью и для остальных
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB операций.
read RS Ex ROB write RRF. 34Стадии конвейера P7. TC next IP 1 TC
8Структура ядра P6. Стадии конвейера: next IP 2 TC Fetch 1 TC Fetch 2 Drive
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB Allocator Rename 1 Rename 2 Queue Schedule
read RS Ex ROB write RRF. Определение 1 Schedule 2 Schedule 3 Dispatch 1
адреса следующей команды (на основании Dispatch 2 Register file 1 Register file 2
BTB). Execute Flags Branch check Drive. 5
9Структура ядра P6. Стадии конвейера: планировщиков в зависимости от типа
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB операции выбирают uopы из очередей uopq
read RS Ex ROB write RRF. Чтение 2 каждый в свою очередь schq (аналог RS).
кэш-строк, выборка пакета 16B, 35Стадии конвейера P7. TC next IP 1 TC
выравнивание пакета. next IP 2 TC Fetch 1 TC Fetch 2 Drive
10Структура ядра P6. Стадии конвейера: Allocator Rename 1 Rename 2 Queue Schedule
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB 1 Schedule 2 Schedule 3 Dispatch 1
read RS Ex ROB write RRF. Декодирование: Dispatch 2 Register file 1 Register file 2
преобразование команд в uOPs. Обработка Execute Flags Branch check Drive.
максимум 3-х команд x86 (6 uOPs: 4-1-1) за Распределение uOPs из 5-ти очередей schQ
такт. по 4-м портам исполнительных устройств в
11Структура ядра P6. Стадии конвейера: произвольном порядке.
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB 36Стадии конвейера P7. TC next IP 1 TC
read RS Ex ROB write RRF. Декодирование: next IP 2 TC Fetch 1 TC Fetch 2 Drive
преобразование команд в uOPs. Максимум 1 Allocator Rename 1 Rename 2 Queue Schedule
команда перехода за такт. Информация о 1 Schedule 2 Schedule 3 Dispatch 1
ветвлениях отправляется в BTB. Dispatch 2 Register file 1 Register file 2
12Структура ядра P6. Стадии конвейера: Execute Flags Branch check Drive. Чтение
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB операндов из регистрового файла.
read RS Ex ROB write RRF. На входе очереди 37Стадии конвейера P7. TC next IP 1 TC
максимум 6 uOPs за такт (4-1-1). На выходе next IP 2 TC Fetch 1 TC Fetch 2 Drive
очереди максимум 3 uOPs за такт. Allocator Rename 1 Rename 2 Queue Schedule
13Структура ядра P6. Стадии конвейера: 1 Schedule 2 Schedule 3 Dispatch 1
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB Dispatch 2 Register file 1 Register file 2
read RS Ex ROB write RRF. Создается запись Execute Flags Branch check Drive.
в Reorder Buffer. Отображение программных Исполнение.
регистров на физические. 38Стадии конвейера P7. TC next IP 1 TC
14Структура ядра P6. Стадии конвейера: next IP 2 TC Fetch 1 TC Fetch 2 Drive
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB Allocator Rename 1 Rename 2 Queue Schedule
read RS Ex ROB write RRF. Чтение операндов 1 Schedule 2 Schedule 3 Dispatch 1
для uOP. Dispatch 2 Register file 1 Register file 2
15Структура ядра P6. Стадии конвейера: Execute Flags Branch check Drive.
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB Установка флагов.
read RS Ex ROB write RRF. Когда операнды 39Стадии конвейера P7. TC next IP 1 TC
готовы, uOP помещается в станцию next IP 2 TC Fetch 1 TC Fetch 2 Drive
резервации (RS) и ждет исполнения. Allocator Rename 1 Rename 2 Queue Schedule
16Структура ядра P6. Стадии конвейера: 1 Schedule 2 Schedule 3 Dispatch 1
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB Dispatch 2 Register file 1 Register file 2
read RS Ex ROB write RRF. В произвольном Execute Flags Branch check Drive. Проверка
порядке uOP-ы запускаются на исполнение на правильности предсказания переходов.
различных исполнительных устройствах. 40Стадии конвейера P7. TC next IP 1 TC
Максимум 5 результатов за такт. next IP 2 TC Fetch 1 TC Fetch 2 Drive
17Структура ядра P6. Стадии конвейера: Allocator Rename 1 Rename 2 Queue Schedule
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB 1 Schedule 2 Schedule 3 Dispatch 1
read RS Ex ROB write RRF. Операции чтения Dispatch 2 Register file 1 Register file 2
данных из памяти. Execute Flags Branch check Drive. Перенос
18Структура ядра P6. Стадии конвейера: результата проверки перехода в декодер.
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB 41Стадии конвейера P7. TC next IP 1 TC
read RS Ex ROB write RRF. Операции записи next IP 2 TC Fetch 1 TC Fetch 2 Drive
данных в память. Allocator Rename 1 Rename 2 Queue Schedule
19Структура ядра P6. Стадии конвейера: 1 Schedule 2 Schedule 3 Dispatch 1
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB Dispatch 2 Register file 1 Register file 2
read RS Ex ROB write RRF. Запись Execute Flags Branch check Drive. Далее
результатов в Reorder Buffer. uOP ждет отставки для освобождения
20Структура ядра P6. Стадии конвейера: ресурсов и записи результатов. Отставка
BTB0 BTB1 IFU0 IFU1 IFU2 ID0 ID1 RAT ROB происходит последовательно над теми же
read RS Ex ROB write RRF. Завершение. тройками uOPs, которые были сформированы
Запись результатов в выводящий регистровый на стадии Allocator.
файл (RRF). Удаление uOPs из ROB. Запись 42Конвейер NetBurst. Исполнение в
данных в память. Максимум 3 uOPs за такт. порядке поступления команд. Исполнение вне
21Блок неупорядоченного исполнения P6. порядка.
22Архитектура P7 NetBurst. 43Исполнительные устройства.
23Архитектура NetBurst. Цель: Достигнуть 44Rapid Execution Engine. Работает на
большой производительности за счет удвоенной частоте ядра Включает: 2
повышения тактовой частоты. Средства: планировщика быстрых целочисленных
Большой конвейер с маленькими стадиями операций Целочисленный регистровый файл
Уменьшение задержек на ветвления – кэш Порты запуска 0 и 1 Быстрые АЛУ.
трасс, большой BTB Уменьшение задержек на 45NetBurst Replay.
обращение к памяти – быстрый кэш 46NetBurst Replay.
Уменьшение команд, необходимых для 47Изменения в ядре Prescott. Длина
выполнения задачи Векторное расширение конвейера увеличилась до 31 стадии
SSE2 Процессоры Pentium 4 Willamette до Увеличился объем и латентность кэш-памяти
2.4 ГГц Northwood до 3.2 ГГц Prescott до Добавилось расширение SSE3 Улучшенная
3.х ГГц. предвыборка данных Улучшенное предсказание
24Архитектура NetBurst. Отличительные ветвлений Дополнительные буферы
особенности ядра 20 или 31-стадийный комбинированной отложенной записи в память
гиперконвейер Внешний интерфейс CISC, Ускорение некоторых операций с целыми
внутреннее ядро RISC Динамическое числами (умножение, …).
исполнение команд Предсказание ветвлений 48Архитектура Core.
Переименование регистров Спекулятивное 49Архитектура Core. Разработана на
исполнение Исполнение вне порядка основе P6. Цель: увеличить
Суперскалярное исполнение Кэш трасс производительность, снизить
(работает на половине частоты) Небольшая энергопотребление и тепловыделение.
кэш-память с быстрым доступом Часть ядра Процессорные ядра: Merom, Conroe,
работает на удвоенной частоте Возможно Woodcrest Kentsfield, Clovertown … Пока до
исполнение до 3-х команд за такт. 2.93 ГГц.
25Структура ядра архитектуры NetBurst. 50Архитектура Core. Реализованы новые
26Кэш трасс. Состоит из 2048 блоков по 6 технологии: Intel Wide Dynamic Execution
ячеек (256 наборов по 8 блоков) Все блоке выполнение до четырех инструкций за такт
в каждой трассе связаны в двунаправленный Intel Intelligent Power Capability
список Темп чтения – 1 блок за 2 такта. снижается энергопотребление системы Intel
27Стадии конвейера P7. TC next IP 1 TC Advanced Smart Cache общая для всех ядер
next IP 2 TC Fetch 1 TC Fetch 2 Drive кэш-память L2 Intel Smart Memory Access
Allocator Rename 1 Rename 2 Queue Schedule оптимизирует использование пропускной
1 Schedule 2 Schedule 3 Dispatch 1 способности подсистемы памяти Intel
Dispatch 2 Register file 1 Register file 2 Advanced Digital Media Boost позволяет
Execute Flags Branch check Drive. обрабатывать все 128-разрядные команды
28Стадии конвейера P7. TC next IP 1 TC SSE, SSE2, SSE3, … за один такт.
next IP 2 TC Fetch 1 TC Fetch 2 Drive 51
Allocator Rename 1 Rename 2 Queue Schedule 52Intel Wide Dynamic Execution.
1 Schedule 2 Schedule 3 Dispatch 1 53
Dispatch 2 Register file 1 Register file 2 54
Execute Flags Branch check Drive. 55Разрешение конфликтов (между
Определение адреса следующей uOP в кэше операциями чтения и записи) по адресам
трасс. обращения к памяти.
29Стадии конвейера P7. TC next IP 1 TC 56
next IP 2 TC Fetch 1 TC Fetch 2 Drive 57
Allocator Rename 1 Rename 2 Queue Schedule 58
1 Schedule 2 Schedule 3 Dispatch 1 59
Dispatch 2 Register file 1 Register file 2
Архитектура P6.ppt
http://900igr.net/kartinka/informatika/arkhitektura-p6-188579.html
cсылка на страницу

Архитектура P6

другие презентации на тему «Архитектура P6»

«Архитектура» - 2. Перекладина. 3. Градостроительство: Направлено на создание новых и реконструкцию старых городских районов. 1. Столб. Архитектура. «Буквы» языка архитектуры. 3. Арка. Основные виды архитектуры. Архитектура –. Система зданий и сооружений, организующих пространственную среду для жизни и деятельности людей.

«Архитектура и стиль» - Романский стиль. Архитектурные стили. Хай-тек. Готика. Барокко. Классицизм. Саратова. Ампир. Конструктивизм. Рококо. Модерн.

«Архитектура XVII века» - Шатровый стиль. Пёстрые росписи покрывают стены сплошным ковром. Выберите правильный ответ: Церковь Рождества Богородицы. Период Смутного времени способствовал утрате навыков каменного искусства. Смоленский собор. Храм красив своей устремленностью ввысь, упорядоченностью деталей. Алексей Михайлович Романов Никон Михаил Федорович Романов.

«Архитектура исторического города» - Греция. Прага. Кафедра в римской базилике. Париж, XV век. Новгородский детинец. Карта Москвы XVI века. XVI века. Архитектура исторического города. Афинский акрополь. Карта центра города конца XIX века. Современная аэрофотосъемка. Узбекистан. Расцвет Кремля. В. Васнецов. Регистан. Архитектура (лат. Санкт-Петербург.

«Архитектурные стили» - Архитектура модерна искала единства конструктивного и художественного начал. В 18 веке Классицизм был связан с буржуазным Просвещением. Модерн. Рококо. Стили архитектуры. Эволюция Европейской архитектуры. Архитектура. Классицизм сложился во Франции, отразив подъем абсолютизма. Стиль эпохи Возрождения.

«Архитектура 14-16 веков» - Образцы светской архитектуры. Архитектура в XIV –XV веках. Основной строительный материал – дерево. Церковь заложена в 1360 году по указу новгородского посадника Семёна Андреевича. Культурное возрождение Руси. Успенский собор 1326—1327 годов был первым каменным храмом Москвы. Архитектура и живопись в XIV – XVI веках.

Без темы

778 презентаций
Урок

Информатика

130 тем
Картинки